引言：由於 SiGe 對 Si 的選擇性蝕刻已成為3奈米以下先進邏輯晶片（特別是GAA）製程中不可或缺的核心技術，美國已將相關蝕刻設備納入《商業管制清單》（Commerce Control List, CCL）之項目 3B001 - c.1.a 與 c.2。在限制該技術出口與移轉的同時，更凸顯其在先進製程中的戰略價值與敏感性。本次報導特別介紹三家在高選擇比矽蝕刻領域具備關鍵技術能力的指標性半導體蝕刻設備廠商 Applied Materials、Tokyo Electron Limited 和 Lam Research，從廠商公開的專利內容中，了解技術發展重點與趨勢。
博大國際視野：半導體製程關鍵設備
上圖，為運用 Derwent Innovation 專利資料庫搜尋在 GAA 設備的全球與台積電專利，以時間軸呈現專利申請數量變化，可以發現整體專利變化跟台積電的推展有很大的關連度；台積電從鰭式場效電晶體（FinFET）向環繞式閘極（GAA）電晶體的轉變，是超越 3 奈米節點微縮的關鍵一步（台積電的解決方案涵蓋了新穎的通道材料、精密的閘極堆疊工程，以及先進的磊晶生長技術，這些技術通常著重於奈米級的精確控制）。全球在 2014 年開始 GAA 專利申請明顯成長；也差不多在 2010 至 2013 年隨奈米尺度的微縮，領導晶圓廠商嘗試推入 Å 節點，有越來越多 GAA、CFET（註1）或 Forksheet 關鍵字出現在專利內容中。2016 年 Applied 首先推出專為複雜的 3D 結構需求的蝕刻設備，加速了全球在 GAA 專利布局的腳步。至 2021 年三家指標設備廠皆推出對應的蝕刻設備，來滿足當前晶圓發展趨勢與需求（三星首先於 2022 年 6 月 正式導入 3 nm GAAFET 進入商業量產階段；台積電預計在 2025 年在 2 nm 節點導入 GAA（特別是 nanosheet GAA FET）。
註1：晶圓廠為實現更高的整合密度，台積電相關專利也揭露投入三維元件整合的開發。其開創性地提出了垂直堆疊互補式場效電晶體（CFET）的結構，將 N 型和 P 型 GAA FET 垂直堆疊並共享一個閘極，從而顯著縮小面積，這在 CN202010274858A 專利中有所描述。CFET 是一項重大的架構轉變，能夠實現比水平 GAA 更高的密度，是未來技術節點的關鍵使能者。同時，為支援三維堆疊元件並優化電源傳輸，台積電也整合了多層級電源線，將電源線佈置在不同的垂直層次（埋入CFET下方或上方），這同樣在 CN202010274858A 專利中有所體現。高效的電源傳輸對於三維整合至關重要，因為傳統的平面電源網格將不足以應對。
另外值得一提的：
當今(乾式)蝕刻設備商的市占率 Applied 17%、TEL 27% 和 Lam 47%；儘管 Lam 推出產品的時間較慢，卻能將設備打入超先進製程需求的晶圓廠，比
Applied 搶先取得更大的佔有率，其原因係設備商能否跟上晶圓廠製程需求，並加入合作是成功的關鍵，如同上面全球專利 GAA 的推動跟台積電在 GAA 的專利上布局趨勢幾乎一致；半導體設備為配合晶圓廠製程需求，應對更微縮複雜的元件結構，持續合作進步與建立共同標準的過程。這三家廠商都是台積電長期合作的設備供應商，唯
Lam 取得先機，進入晶圓廠所主導的超先進製程開發合作中，這不僅進一步提升設備商的技術水準，也與晶圓廠建立共同的標準。
預期 Applied、TEL 和 Lam 這三家(合計)市佔率仍會維持9成，對於未能加入台積電設備供應商的業者，技術的差距只會越來越難跟上當前晶圓廠的需求。欲追趕此波浪潮的業者，建議先釐清技術與市場發展脈絡，透過技術授權與合作，找尋自身定位。
以下嘗試解析半導體蝕刻設備供應商 Applied、TEL 和 Lam 在全球 GAA 及相關超先進製程關於蝕刻的專利技術內容。以下內容，包含幾個段落：
一、高選擇性蝕刻與材料損傷控制 (High Selectivity Etch &
Material Damage Control) 強調蝕刻過程中對不同材料的極高選擇性。
二、 原子級精準度與複雜形狀/輪廓控制 (Atomic-Level Precision
& Complex Shape/Profile Control) 強調蝕刻製程中實現極致的幾何精度和對複雜 3D 結構形狀的精確控制。
三、GAA/CFET 溝道蝕刻的尺寸與電性精確控制聚焦於如何對 GAA/CFET 電晶體的溝道尺寸進行Å級（Angstrom-level）的精確修整或凹陷，從而精確調控電晶體的電學特性。
四、極致精確超高選擇性無損蝕刻 此類技術代表了蝕刻技術演進的最高層次，在製造複雜的環繞式閘極 (GAA) 電晶體等3D結構時，蝕刻技術必須同時達到極高的精準度（涵蓋蝕刻品質與缺陷最小化，例如 Lam Research 的 Prevos™ 提供的Å級厚度控制，能避免過度蝕刻或側蝕）、卓越的選擇性（例如 Argos® 系統能以超過 1000:1 的比例選擇性地移除 SiGe 犧牲層而不損害矽通道），以及對材料毫無損傷（如 Selis® 系統避免使用高能離子，透過自由基和熱反應實現無損傷蝕刻。
解析 Applied Materials 相關專利
一、 高選擇性蝕刻與材料損傷控制 (High Selectivity Etch & Material Damage Control) 強調蝕刻過程中對不同材料的極高選擇性，以及如何避免或最小化對敏感結構造成的損傷，這與 Applied Materials 的 Producer™ Selectra™ Etch System 的關鍵優勢吻合，該系統能實現高達 Si:TiN ≈ 5000:1 的選擇性，並利用自由基氣體進行乾式、等向性蝕刻且無離子損傷。以下進行 Applied 相關專利解析：
US10943834B2
(Replacement Contact Process): 該專利旨在利用高選擇性蝕刻來去除材料，例如指出氧化物與 SiGe 或 SiP 之間的蝕刻選擇性可高達
500:1 甚至更高。它明確提及使用等向性乾式電漿蝕刻，並且不使用反應離子蝕刻 (RIE) 或濕式蝕刻，以避免傳統蝕刻造成的側壁損失、殘留物或損傷。
US20220199804A1
(Integrated CMOS Source Drain Formation with Advanced Control): 描述了使用等向性蝕刻在半導體材料中形成空腔，並在製程中提及選擇性蝕刻矽鍺
(SiGe) 層。強調蝕刻對半導體材料的選擇性，且整個流程在單一平台下真空處理，避免基板暴露於氧化環境，從而避免了額外的清潔步驟和材料損失。
US10790183B2 (Selective Oxidation
for 3D Device Isolation) 此專利涉及3D元件隔離的選擇性氧化，特別是在 hGAA 和 FinFET 結構中。它採用高壓氧化技術
(high pressure oxidation process)，能在 SiGe 和 Si 之間實現大於 5:1，甚至約 10:1 的氧化選擇性。此過程在低於
500°C 的溫度下進行，避免超過元件的熱預算 (thermal budgets)，且可選擇使用內襯層 (liner) 來防止未氧化材料的過度蝕刻或底切，從而控制損傷。
WO2025075841A1
(Carbon Replenishment of Silicon-Containing Materials to Reduce Thickness
Loss): 透過「碳補充 (carbon replenishment)」技術，旨在減少蝕刻過程中含矽材料的厚度損失。這對於保持材料完整性和實現Applied
Materials 蝕刻設備的原子級模式控制至關重要。專利中明確提及蝕刻矽與矽鍺交替層。
US20220389568A1
(Seamless Gapfill of Metal Nitrides): 專利核心是金屬氮化物在 FinFET 和 GAA 結構中的無縫填充，其中涉及選擇性材料去除和蝕刻製程。這要求蝕刻工具具備對不同材料的高選擇性。
WO2025080278A1
(Oxide Quality Differentiation) 這份專利著重於氧化物品質的區分蝕刻，並明確提到能選擇性地鈍化低品質氧化物。該製程採用遠端電漿輔助乾式蝕刻，例如
SiCoNi™ 或 Selectra™ 蝕刻，使用 H2、NF3 和/或 NH3 電漿物種 (plasma species)（即自由基氣體）。旨在減少或消除不需要的低品質氧化物移除，從而避免蝕刻後的殘留物和改善材料品質。製程通常在較低溫度下進行
（例如 20°C 到 400°C 之間），這有助於降低對敏感結構的熱損傷。這項技術對於淺溝槽隔離 (STI) 和層間介電質 (ILD) 回蝕等應用具有選擇性優勢。
從這些專利的時間排序和內容可以看出以下幾個關鍵趨勢：從最初的精準、高選擇性蝕刻，逐步發展到能夠在微觀尺度下積極管理和維護材料完整性，並將蝕刻步驟更緊密地整合到整個半導體製造流程中，以應對 GAA 等最先進3D結構製造的嚴峻挑戰。
從「避免」損傷到「主動修復/減少」材料損失：
早期的專利 (如 US10943834B2) 著重於透過選擇性蝕刻化學和蝕刻方式（如不使用 RIE 或濕式蝕刻）來避免對敏感材料造成損傷。
隨時間發展，到了最新的專利 (WO2025075841A1)，技術已進一步發展到在蝕刻過程中主動補充碳，以減少或抵消矽基材料的厚度損失。這代表了矽材料從被動避免損傷轉向主動材料加工工程，追求更高的材料完整性和尺寸穩定性，以應對更微縮的製程挑戰。
蝕刻精準度從「巨觀」到「原子級」的演進：
專利提及蝕刻頂部區域的垂直損失可小於1奈米，顯示對蝕刻精準度的追求。WO2025075841A1 中的「碳補充」技術，更是為了在蝕刻過程中保持材料完整性和實現 Applied Materials 蝕刻設備所宣稱的原子級模式控制奠定基礎。這表示蝕刻控制已趨向於原子層面的精確度，以滿足Å時代 (Angstrom Era) 的圖案化需求。
製程整合與優化日益重要：
US20220199804A1 強調將蝕刻、量測和磊晶生長等步驟在同一平台下真空整合的重要性。這種高度整合的流程旨在減少基板暴露於氧化環境的時間 (Q-time)，從而最大程度地降低缺陷並保持材料品質。這說明「高選擇性蝕刻」不再是單一環節的優化，而是整個複雜製程流程中，如何透過整合來確保材料不受損害、最終元件性能優良的關鍵環節。
二、 原子級精準度與複雜形狀/輪廓控制 (Atomic-Level Precision & Complex Shape/Profile Control) 強調蝕刻製程中實現極致的幾何精度和對複雜
3D 結構形狀的精確控制，這與 Applied Materials 的 Centris™ Sym3® Etch System 所採用的 True
Symmetry 架構及其能力密切相關，更新至2023年推出的Centris™ Sym3® Y Magnum™ 蝕刻系統為用於「Å時代 (angstrom
era)」圖案化 (patterning) 的突破性技術之一。該系統的True Symmetry架構能夠控制氣流、電漿和晶圓溫度，以在整個晶圓上產生均勻的結果。此外，Sym3
Y Magnum 能夠透過精細的離子角度和離子-自由基比例控制來去除殘留物並最佳化光阻輪廓，並且與更薄的 Pioneer 硬罩層結合使用時，能夠實現更高的蝕刻選擇性。以下進行
Applied 相關專利解析：
US9287386B2
(Method for Fabricating Vertically Stacked Nanowires for Semiconductor
Applications) : 聚焦於製造用於3D堆疊FinFET的奈米線結構。它採用側向選擇性蝕刻 (laterally and selectively
etching) 的方法，從多層材料中精確移除特定層。蝕刻製程的參數，包括壓力 (0.5-3000 毫托耳)、基板溫度 (15-300°C) 和射頻源功率
(50-3000 瓦)，都受到精確控制。此外，該製程可利用遠端電漿源進行，以增強化學蝕刻的選擇性與控制。這項技術能夠在多層結構中實現高度的材料選擇性，並通過側向蝕刻實現對奈米線複雜輪廓的精確塑形。
US10573719B2
(Horizontal Gate All Around Device Isolation)、US10790183B2
(Selective Oxidation for 3D Device Isolation) 和 US11018223B2
(Methods for Forming Device Isolation for Semiconductor Applications)：這些專利雖然主要涉及選擇性氧化（一種選擇性材料移除/改質），而非傳統意義上的蝕刻，但它們都旨在為水平環柵
(hGAA) 和 FinFET 結構實現精確的元件隔離。透過利用不同材料（如 SiGe 層）間的鍺含量差異來實現高度選擇性的氧化（例如，SiGe 相對於 Si
的氧化選擇性可達 5:1 至 15:1），並在高壓受控溫度的環境下進行（例如，高於 20 bar 的壓力，溫度低於 500°C），這些方法展示了在 3D 複雜結構中實現精確材料移除和控制的能力。這對於降低寄生電容和漏電流至關重要。
US10943834B2
(Replacement Contact Process): 旨在實現「環繞式接觸 (wrap-around contacts)」以及具有「鋸齒狀
(sawtooth)」或「三角形 (triangular)」垂直輪廓的複雜接觸結構。專利技術提及蝕刻頂部區域的垂直損失可小於 1 奈米，突顯了對原子級精準度的要求。
US11024746B2
(Gate All-Around Device): 這篇專利直接針對環繞式閘極 (GAA) 電晶體的製造方法，其中包含形成「傾斜通道 (angled
channel)」和「傾斜開口 (angled opening)」等關鍵結構步驟。描述透過定向離子束蝕刻 (directional ion beam
etching) 來控制離子衝擊角度以建立傾斜開口，這體現了對蝕刻形狀和輪廓精準控制的需求。
WO2025075841A1
(Carbon Replenishment of Silicon-Containing Materials to Reduce Thickness
Loss): 透過碳補充技術減少蝕刻過程中含矽材料的厚度損失，這種對材料損失的精確控制對於實現 Applied Materials 蝕刻設備所宣稱的原子級模式控制和修復線邊粗糙度
(line edge roughness) 至關重要。
從這些專利的時間排序和內容可以看出以下幾個關鍵趨勢：半導體蝕刻技術從實現複雜3D 結構，逐步演進到追求原子級的精準度、極致的材料選擇性，並透過智慧化、整合化的製程控制和量測來確保這些目標能夠在最先進的技術節點上實現。
製程控制和量測的智慧化與整合化：
2018 年的專利提及，透過引入了先進製程控制 (APC) 和整合式量測技術，允許在蝕刻後立即進行精確量測，並將這些數據回饋給後續製程（例如磊晶生長），實現即時調整和補償 [US 2022/0199804 A1]。這種在真空條件下在同一平台（如叢集工具）上執行多個步驟的能力，對於保持原子級表面完整性和精確度至關重要。
蝕刻技術從物理/濕式向化學/遠端電漿的演變：
雖然傳統的反應性離子蝕刻（RIE）仍被提及，但越來越多專利強調使用化學氣相蝕刻 (CVE)、遠端電漿蝕刻或特定的化學氣體組合（如含鹵素、含碳氟氣體）[US10943834B2, US11018223B2, US20220199804A1, US9287386 B2, WO2025080278A1]。這些方法通常能夠提供更高的材料選擇性、更低的損傷和更好的各向異性/各向同性控制，這對於蝕刻複雜且脆弱的奈米結構至關重要。
CN111566802B、CN111566803B、US10991626: 這三份專利具有相同的優先權日期(2017年12月4日)，且發明人都有Jeffrey
Smith、Subhadeep Kal，代表它們是同期或相互關聯的研發成果。它們的核心關注點是透過選擇性蝕刻或「修整」電晶體溝道材料的初始體積，來精確控制環繞式柵極
(GAA) 電晶體的電氣特性，例如延遲或閾值電壓 (Vt)。強調需要Å級的蝕刻調節，並提及可透過循環蝕刻技術、氣相蝕刻 (vapor-phase etch) 或
化學氧化物去除 (COR) 製程來實現，同時要求對不同溝道材料 (如 Si 和 SiGe) 之間具有極高的選擇性 (通常超過 100:1)。
US10529830 (Extension region for
a semiconductor device): 這份專利延續了對Å級精確蝕刻的需求，特別應用於奈米線或奈米片末端的選擇性凹陷，以形成延伸區。其主要目標是透過引入應變來提高驅動電流，這表示蝕刻精度的應用從單純的電性調整擴展到更深層次的元件性能增強。
WO2025042467A1
(Etch selectivity modulation by fluorocarbon treatment) 這份最新的專利代表了蝕刻技術的一個重要進步方向。它引入了氟碳處理
(fluorocarbon treatment) 來調節蝕刻選擇性，特別用於通道釋放和選擇性去除犧牲層 (例如 SiGe)。創新點是強調「無電漿蝕刻」(plasma-less etch) 的應用。相較於早期提及的氣相蝕刻或
COR，無電漿蝕刻有助於最大限度地減少電漿造成的損傷和粗糙度，實現更「溫和」和精細的控制，這對於Å級極薄的 GAA 結構至關重要。
US11764113B2
(Method of 3D logic fabrication to sequentially decrease processing temperature
and maintain material thermal thresholds): 此專利重點在於開發製造 3D 邏輯和 CFET 元件的方法，旨在減少製程溫度對敏感材料造成的損害。這包括採用晶圓鍵合（wafer
bonding）和倒裝（flip）處理，以實現多層堆疊而無需高溫暴露。雖然不是直接的蝕刻專利，但低溫製程對保護極薄、敏感的半導體結構，尤其是蝕刻過程中減少熱損傷至關重要。
從這些專利的時間排序和內容可以看出以下幾個趨勢：展現了 TEL 在 GAA 領域的蝕刻技術，正朝著埃米 (Å)級、更溫和、更智慧化的方向發展，透過不斷創新的蝕刻化學和方法，來滿足奈米級甚至Å級製造中對極致精度、材料選擇性以及元件完整性的嚴苛要求。
蝕刻技術的精細化與「溫和化」：
雖然所有專利都強調Å級精度和高選擇性，但技術路線逐漸從可能涉及電漿的氣相蝕刻，演進到最新的無電漿蝕刻 (plasma-less etch) 和特定的化學處理 (如氟碳處理)。顯示 TEL 正積極尋找更溫和、更少損傷的蝕刻方法，以應對極薄犧牲層與通道在微縮過程中所面臨的電漿損傷、粗糙度和缺陷控制等挑戰。無電漿蝕刻因其本質上的自限性和共形性，在實現原子級精確控制方面具有優勢。
對自限性蝕刻的持續探索：
從提及原子層蝕刻 (ALE) 和準 ALE，到最新專利中透過氟碳處理實現蝕刻選擇性調變，都體現了對自限性蝕刻 (self-limited etching) 機制的持續追求。自限性蝕刻能夠在每個循環中穩定地去除固定量的材料，這對於Å級精度的移除控制和製程的穩定性至關重要，尤其在製造複雜的 GAA/CFET 三維結構時，能確保蝕刻的均勻性和再現性。
解析 Lam Research 相關專利
四、極致精確超高選擇性無損蝕刻 此類技術代表了蝕刻技術演進的最高層次，在製造複雜的環繞式閘極 (GAA) 電晶體等3D結構時，蝕刻技術必須同時達到極高的精準度（涵蓋蝕刻品質與缺陷最小化，例如 Lam Research 的 Prevos™ 提供的Å級厚度控制，能避免過度蝕刻或側蝕）、卓越的選擇性（例如 Argos® 系統能以超過 1000:1 的比例選擇性地移除 SiGe 犧牲層而不損害矽通道），以及對材料毫無損傷（如 Selis® 系統避免使用高能離子，透過自由基和熱反應實現無損傷蝕刻。以下進行 Lam 相關專利解析：
US10483085B2 (Use of ion beam etching to generate gate-all-around structure)：此專利闡述如何利用離子束蝕刻（IBE）或化學輔助離子束蝕刻（CAIBE）精確生成環繞式閘極GAA結構所需的通道或奈米線。它透過嚴格控制離子束的入射角度與基板的擺向，以蝕刻出相互交錯的陰影區域，進而形成高密度、多排的通道陣列。該技術的關鍵創新在於使用低能量離子以減少損傷（例如1000 eV或更低），並能在蝕刻後對通道進行圓形化處理，直接促進了GAA電晶體通道的原子級精準成型。
TWI773668B (Methods for forming germanium and silicon germanium nanowire devices)：此專利涉及在形成鍺或矽鍺奈米線過程中，選擇性回蝕氧化物層以露出奈米線，直接體現了GAA製程中對高選擇性蝕刻的嚴苛需求。
TWI723132B (Use of ion beam etching to generate gate-all-around structure) ：此專利涉及利用離子束蝕刻（IBE）技術在低溫下（例如約-70°C至10°C，或更低至-20°C）蝕刻半導體基板上的特徵部。其核心是將基板溫度維持在極低範圍，藉此最大程度地減少與擴散相關的損害 並能達成高品質且具高選擇性的異向性蝕刻結果，特別適用於旋轉力矩轉移磁性隨機存取記憶體（STT-RAM）裝置的形成。
US10361092B1 (Etching Features Using Metal Passivation)：此專利提出一種運用金屬鈍化機制來蝕刻半導體堆疊中特徵的方法。該方法在低於-20°C的低溫環境下操作蝕刻，並採用一種特殊的蝕刻氣體，其中包含金屬、碳和鹵素成分。透過蝕刻氣體中的金屬組分（例如六氟化鎢，WF6），能夠在蝕刻過程中提供優異的側壁鈍化效果，從而有效抑制「弓形效應」（bowing），使得高深寬比的特徵蝕刻更加精準，此技術對於製造如3D NAND和DRAM等先進記憶體元件至關重要。
A. 無電漿熱輔助選擇性蝕刻：
TW202425135A (Selective sige etching using thermal f2 with additive)：一種不暴露於電漿的熱輔助化學選擇性蝕刻方法，利用熱F2和添加劑來選擇性蝕刻SiGe而不損害Si。這與Selis® 的熱蝕刻能力理念相符，代表了對更溫和、無損傷蝕刻的追求。
B. 原子層蝕刻 (Atomic Layer Etching, ALE) 技術：
US20250154658A1 (Atomic layer etching using an inhibitor)：這項專利明確聚焦於使用抑制劑 (inhibitor) 來實現原子層級的精確材料移除，這是原子層蝕刻ALE的核心機制之一。在"Atomic Layer Etch Carves the Path to More Efficient Computing" 文獻強調 ALE 是未來原子尺度半導體元件製造的關鍵，其自限性蝕刻特性可實現原子級精確度，且能減少殘留物或表面損傷。ALE 應用廣泛，包括 GAA 通道分離、完全自對準通孔 (FSAV) 和動態隨機存取記憶體 (DRAM) 電容器優化等。
從這些專利的時間排序和內容可以看出以下幾個趨勢：展現了 Lam 在 GAA 領域的蝕刻技術發展，從早期對氣體輸送的精確控制，演進至追求GAA結構中超高材料選擇性及無損移除。核心技術更側重於原子層級蝕刻(ALE)與離子/氣體交互作用的極致掌握，旨在實現複雜3D結構的精準形塑。
從基本蝕刻控制到精準局部化學反應：
早期專利 (如 US9837254) 從氣體輸送的精確控制開始，確保蝕刻反應物能夠被精確地引導到特定區域，並有效移除副產物，為實現高度選擇性打下基礎。這是一個從宏觀到微觀控制的轉變，旨在減少非預期的化學反應和離子碰撞。
從傳統蝕刻方法到無損傷通道釋放：
中期專利 (如 TWI687962B, TWI773668B) 揭示了對 GAA 電晶體結構形成過程中「通道釋放」極高的材料選擇性（尤其是 SiGe 相對於 Si）和最小化的離子損傷。這標誌著蝕刻不僅要去除材料，更要「保護」目標結構不被破壞，是從「有損」到「無損」蝕刻的重要方向。
從微米級精確度到原子層級控制 (ALE)：
隨著技術演進，對於蝕刻精度的要求達到前所未有的水平。從TW201714202A和 TW201812903A可以看到，原子層蝕刻 (ALE) 技術的導入成為主流。這表示蝕刻已不再是批量移除，而是以單原子層的精度進行控制。這種自限性蝕刻確保了複雜3D結構的尺寸和形貌能夠被精確控制，極大地減少了過度蝕刻或側蝕的風險。
對離子與氣體物種交互作用的極致掌握：
US11062920專利則反映了在蝕刻過程中，對離子能量、角度分佈以及基板運動的精細控制，以確保離子只在必要時以精確方式參與反應，並最大限度地減少對敏感奈米結構的損傷。這與Lam Research的Selis® 透過自由基和熱反應結合，避免高能離子損傷的理念不謀而合。
特定化學方案實現超高選擇性：
最新的TW202425135A專利則展示了對特定化學反應 （如氟氣和添加劑）極高選擇性蝕刻。這代表著蝕刻技術從通用方案走向高度專業化和定制化的解決方案，以應對GAA製程中最具挑戰性的材料組合。
總結來說，Lam 這些專利勾勒出一個從基礎氣體/離子控制、到關注特定材料選擇性移除、再到追求原子層級精確度和極致無損傷蝕刻的技術發展軌跡。這與
Lam 推出 Argos® (超高選擇性 SiGe 移除)、Prevos™ (原子層蝕刻精度) 和 Selis®
(無損傷等向性蝕刻) 等設備的策略高度一致，這些設備都是為了滿足 GAA 電晶體製造對超高選擇性與無損傷材料移除的嚴苛要求而生。
國內半導體GAA製程蝕刻研究團隊&計畫
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財團法人國家實驗研究院台灣半導體研究中心▶ 張瑋元、李愷信
l 利用Si0.8Ge0.2奈米片堆疊結構發展環繞式場效電晶體之研究
l 新穎記憶體內計算之鐵電鰭式電晶體線路整合應用
財團法人國家實驗研究院奈米元件實驗室▶ 李耀仁
l 製作堆疊式之閘極全包覆式電晶體
l 次臨界擺幅小於60mV/dec.的5奈米技術節點鰭式/全包覆式低電壓功耗電晶體
資料來源：政府研究資訊系統GRB
※ 本文以 AI 工具協助專利初步彙整，並經人工檢視與修訂相關專利技術內容
其他參考資料：
1. And the Edison Award Goes to... Argos, Prevos, and Selis! (2023/05 Lam Reserch BLOG)
2. Lam Reserch選擇性蝕刻産品系列 (Lam Reserch)
3. Lam
Research Etch Tools Continue 3D Evolution (2022/04 EE|Times)
4. Lam
Research Introduces Groundbreaking Suite of Selective Etch Tools to Accelerate
Chipmakers’ 3D Roadmaps (2022/02 GlobalNewswrie)
5. Tokyo Electron IR Day (2021/10 TEL)
6. Tokyo Electron开发出全新蚀刻技术，用于堆叠超过400层的3D NAND闪存芯片 (2023/06 EXPrelew)
7. PATTERNING
IN THE ANGSTROM ERA Applied Materials News at the SPIE Advanced (2024/02/26 Applied)
8. Lithography
+ Patterning Conference (2024/02 Applied materials)
9. The
Semiconductor Showdown: TSMC's GAA FETs vs. Intel's RibbonFET (2023/10/20 BALD Engineering)
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